1. 项目背景与硬件平台解析

盘古22K开发板作为国产FPGA生态的重要载体，搭载紫光同创Logos系列PGL22G芯片，这颗采用40nm工艺的FPGA器件具有以下核心特性：

• 逻辑单元：22K LUT4等效资源
• 存储资源：内置864Kbit Block RAM
• DSP模块：48个18x18乘法器
• 时钟管理：4个全局时钟网络，支持PLL动态重配置
• 接口资源：支持LVDS、MIPI等高速接口

开发板外围配置充分考虑了教学与工程验证需求：

1. 基础交互组件：4个机械按键、8位拨码开关、8个LED灯
2. 显示接口：VGA、RGB液晶接口
3. 通信模块：UART、SPI、I2C、以太网PHY
4. 存储扩展：SD卡槽、SDRAM芯片
5. 时钟系统：50MHz有源晶振，预留外部时钟输入

特别提示：PGL22G的IO Bank采用3.3V电平标准，使用JTAG调试时需注意VCCIO电压匹配，避免出现"fpga configuration failed done pin is not high"错误。

2. 键控流水灯设计原理

2.1 功能需求分解

本实验要实现的核心功能包括：

• 基础流水灯效果：8个LED依次点亮形成流动视觉效果
• 按键控制模块：
  • KEY1：流水方向切换（左移/右移）
  • KEY2：流动速度调节（三档可调）
  • KEY3：模式切换（常亮/流水/呼吸灯）
  • KEY4：系统复位

2.2 时钟分频实现

系统时钟50MHz需分频得到适合人眼观察的节奏。采用Verilog计数器实现参数化分频：

// 三档速度控制参数
parameter SPEED_LOW = 24'd5_000_000;  // 约0.1s
parameter SPEED_MID = 24'd2_500_000;
parameter SPEED_HIGH = 24'd1_000_000;

reg [23:0] speed_counter;
always @(posedge clk) begin
    if(speed_counter >= current_speed_setting) begin
        speed_counter <= 0;
        speed_pulse <= 1'b1;
    end else begin
        speed_counter <= speed_counter + 1;
        speed_pulse <= 1'b0;
    end
end

2.3 按键消抖处理

机械按键存在5-10ms的抖动期，采用状态机实现硬件消抖：

localparam IDLE = 2'b00;
localparam DEBOUNCE = 2'b01;
localparam PRESSED = 2'b10;

always @(posedge clk) begin
    case(key_state)
        IDLE: 
            if(key_in) begin
                key_state <= DEBOUNCE;
                counter <= 0;
            end
        DEBOUNCE:
            if(counter >= DEBOUNCE_TIME) 
                key_state <= PRESSED;
            else
                counter <= counter + 1;
        PRESSED:
            if(!key_in) 
                key_state <= IDLE;
    endcase
end

3. Verilog核心代码实现

3.1 顶层模块设计

采用自顶向下设计方法，构建清晰的功能模块划分：

module led_controller(
    input clk_50m,
    input [3:0] key_in,
    output [7:0] led_out
);

wire speed_pulse;
wire [1:0] direction;
wire [1:0] mode;

key_filter key1(.clk(clk_50m), .key(key_in[0]), .key_out(direction));
key_filter key2(.clk(clk_50m), .key(key_in[1]), .key_out(speed_pulse));

led_driver u_led(
    .clk(clk_50m),
    .speed_pulse(speed_pulse),
    .direction(direction),
    .mode(mode),
    .led(led_out)
);
endmodule

3.2 流水灯状态机

使用Moore型状态机实现多种显示模式：

always @(posedge clk) begin
    case(current_state)
        IDLE: 
            if(speed_pulse) 
                current_state <= SHIFT_LEFT;
        
        SHIFT_LEFT:
            if(direction == RIGHT)
                current_state <= SHIFT_RIGHT;
            else if(mode == BREATH)
                current_state <= BREATHING;
                
        SHIFT_RIGHT:
            // 状态转移逻辑
            
        BREATHING:
            // 呼吸灯PWM控制
    endcase
end

3.3 PWM呼吸灯实现

通过改变占空比实现亮度渐变效果：

reg [7:0] pwm_counter;
reg [7:0] duty_cycle;
reg breath_dir;  // 0:增加 1:减少

always @(posedge clk) begin
    pwm_counter <= pwm_counter + 1;
    
    if(pwm_counter == 8'd255) begin
        if(breath_dir) 
            duty_cycle <= duty_cycle - 1;
        else 
            duty_cycle <= duty_cycle + 1;
            
        if(duty_cycle == 8'd254) breath_dir <= 1;
        if(duty_cycle == 8'd1) breath_dir <= 0;
    end
    
    led_out <= (pwm_counter < duty_cycle) ? 8'hFF : 8'h00;
end

4. 工程实现与调试要点

4.1 紫光FPGA开发环境配置

1. 安装Pango Design Suite 2022.03或更新版本
2. 新建工程时选择正确的器件型号：PGL22G-6FBG484
3. 配置管脚约束时注意Bank电压：

   set_property PACKAGE_PIN R12 [get_ports {led_out[0]}]
   set_property IOSTANDARD LVCMOS33 [get_ports {led_out[*]}]
   

4. 生成bitstream时选择压缩选项以减少配置时间

4.2 常见问题排查

1. JTAG识别失败 ：

   • 检查USB-Blaster驱动安装
   • 测量TCK、TMS信号质量
   • 确认CONFIG_DONE上拉电阻(10kΩ)正常

2. 按键响应异常 ：

   • 用示波器观察按键信号抖动情况
   • 调整消抖计数器阈值（建议15-20ms）
   • 检查管脚分配是否与原理图一致

3. 流水灯显示错乱 ：

   • 确认时钟约束已添加：

     create_clock -period 20.000 -name clk [get_ports clk_50m]
     

   • 检查寄存器是否被优化（添加(* keep = "true" *)属性）

4.3 时序优化技巧

1. 对跨时钟域信号采用双寄存器同步：

   reg [1:0] sync_chain;
   always @(posedge clk) begin
       sync_chain <= {sync_chain[0], async_signal};
   end
   

2. 关键路径添加流水线：

   // 原组合逻辑
   assign result = (a + b) * c; 
   
   // 改进为两级流水
   always @(posedge clk) begin
       sum_reg <= a + b;
       result_reg <= sum_reg * c;
   end
   

3. 使用寄存器输出替代组合逻辑输出，避免IO延迟不稳定

5. 功能扩展与实践建议

5.1 高级功能扩展方向

1. 模式记忆功能 ： 使用FPGA内部Flash存储当前设置，上电自动恢复

2. UART远程控制 ： 通过串口发送指令切换显示模式

3. 音频同步 ： 添加麦克风采集音频，LED随音乐节奏变化

5.2 教学实践建议

1. 分阶段实现：

   • 第一阶段：固定速度单向流水灯
   • 第二阶段：添加按键控制功能
   • 第三阶段：实现呼吸灯效果

2. 调试方法训练：

   • 使用SignalTap II嵌入式逻辑分析仪
   • 编写Testbench进行功能仿真

   initial begin
       // 测试用例
       key_in = 4'b0000;
       #100 key_in[0] = 1;
       #1000 $stop;
   end
   

3. 性能优化挑战：

   • 在不改变功能前提下，将资源占用降低20%
   • 将最大时钟频率提升到100MHz

在实际工程验证中，我发现PGL22G的Block RAM初始化值需要特别注意，建议上电后先写全0再加载有效数据，避免出现随机初始状态。另外，当使用多个PLL输出时，要注意时钟偏斜（Clock Skew）的约束设置，这对流水灯这类同步设计尤为关键。